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职位描述： ● 负责SoC芯片架构定义、规划、优化。作为核心团队成员，专注于AI计算集群互连架构及AI芯片存储系统设计，定义AI加速芯片SoC级方案，确保方案的实用性和前瞻性。 ● 参与SoC时钟/复位/IO/互联/低功耗/可靠性/管理/调试等架构方案的制定 ● 与硬件、软件和系统团队合作，定义SoC的功能和接口规格 ● 与SoC设计团队合作提供架构设计文档，保证架构设计的正确实现；制定测试计划和测试基础架构，实现验证架构、功能及相关性能 ● 协同物理设计工程师进行SoC 性能/功耗/面积评估和优化工作 编写和审查技术文档，包括芯片规格说明、设计和测试计划等，支持项目管理团队确保项目按时进度推进 ● 提供跨部门技术支持，参与内部技术培训和指导，协助解决项目开发中的技术问题 有如下架构经验的候选人优先： 高级AI SoC互连架构师 ● 负责 SoC 互联系统设计，满足高吞吐、低延迟、高扩展性需求 ● 具备大规模芯片互连架构经验，擅长设计复杂网络拓扑，如星型、环型、网状或多维网格 ● 熟悉 AI 计算集群通信协议，如 InfiniBand、Ethernet、RoCE V2、UEC，或有相关研发经验 ● 深入理解任务调度、负载均衡及 QoS 优化，提升资源利用率与作业响应速度 ● 具备 SoC 集群性能优化经验者优先 高级AI SoC内存系统架构师 ● 负责 AI SoC 的高带宽、低延迟存储子系统架构设计 ● 熟悉 HBM、GDDR、LPDDR、3D DRAM 技术，具备存储控制器设计经验 ● 深入理解 AI 计算的 数据流特性，能够优化存储访问模式与缓存管理策略 ● 熟悉 DDR PHY 及 DRAM 控制器架构，具备存储系统 带宽、延迟、功耗 评估与优化经验 ● 了解 CXL、UCIe、PCIe 及存储器池化相关技术者优先
作为芯片研发团队的项目经理，你将负责团队内部项目管理、跨部门协调及全流程执行，确保各方向的研发任务有序推进，资源高效利用，项目顺利交付。该岗位的具体职责包括： 1. 项目规划与进度管理 ○ 制定项目的详细计划，包括里程碑、关键节点、资源分配和时间表，确保团队成员任务清晰、目标明确。 ○ 跟踪项目执行情况，及时更新状态报告，推动项目在计划内高质量完成。 ○ 分析潜在风险，制定应对措施，确保项目进展的可控性与稳定性。 2. 内部协作与资源协调 ○ 在团队内部协调架构、前端、中后端、硬件、软件等方向的工作，确保团队内部信息畅通，资源合理分配。 ○ 推动各模块间的有效协作，解决技术依赖与交付冲突，保证工作流程顺畅。 ○ 组织定期项目会议，确保团队成员对项目目标、进展及问题保持一致理解。 ○ 跨部门沟通拉通资源，与合作团队密切协作，推动项目进展。 3. 项目文档与流程管理 ○ 负责项目相关文档的整理和归档，包括项目计划、会议纪要、问题清单和项目总结等。 ○ 优化团队内部的工作流程，推广并使用高效的项目管理工具，提高工作效率和透明度。 4. 质量控制与问题解决 ○ 参与设计评审、验证计划制定及测试结果分析等环节，推动项目各阶段的质量控制。 ○ 主导技术问题的协调解决，推动资源快速处理设计、验证及测试中的问题，确保项目目标不受影响。 5. 客户与供应商协作 ○ 与外部供应商、制造合作伙伴（如Foundry、OSAT等）保持良好沟通，确保项目需求被充分理解和响应。 ○ 对接客户需求，及时反馈和调整项目方向，确保产品符合客户期望。 6. 团队支持与文化建设 ○ 支持团队成员解决工作中遇到的协调性问题，保障资源供给和信息流通。 ○ 营造高效协作的工作氛围，激发团队成员潜能，提升整体执行力和技术积累。
负责CPU芯片的系统建模工作，与架构师、RTL设计工程师和性能分析团队紧密合作，通过建模与仿真来探索设计空间、评估架构/微架构方案、识别性能瓶颈，并对未来的CPU架构做出关键的数据驱动决策。主要工作职责： （1）使用C/C++/SystemC/Python等语言，开发、维护和优化CPU芯片及子系统的性能模型。确保模型在功能和性能上与目标微架构设计保持一致，并具备足够的灵活性和可配置性。 （2）运行行业标准CPU性能基准测试套件及经过抽象/小型化业务负载（Benchmarks）。 （3）分析仿真结果，深入定位性能瓶颈 （4）架构师合作，将新的微架构特性转化为模型实现，基于模型进行“假设分析”（What-If Analysis），评估不同微架构方案对性能、面积和功耗的影响，为架构决策提供量化依 （5）为RTL设计团队提供早期性能预期，并协助进行RTL性能验证的比对。 （6）开发和维护自动化脚本与流程，以提升建模、仿真和分析的效率。参与构建和完善公司内部的CPU性能建模与仿真平台。
负责CPU产品的SLT测试工作，负责验证测路制定、验证用例开发和量产过程中的问题定位。建立行业领先的SLT测试能力，确保量产CPU芯片在真实系统环境中达成服务器级别的功能、性能和可靠性标准。直接面对提升产品质量、达成SLA，降低产线不良率和线上宕机率的核心挑战，对芯片的最终质量承担关键责任。主要工作职责包括： 1. 制定并领导执行CPU芯片的SLT测试整体策略，制定详细的SLT测试计划，包括测试内容、测试条件、通过标准和测试流程 2. 领导SLT测试方法学创新，持续提升测试覆盖率和测试效率 3. 参与SLT测试硬件平台的架构设计、开发 4. 领导SLT测试软件和测试向量的开发开发，包括： （1）BIOS/UEFI定制与优化 以及操作系统（Linux/Windows）镜像定制 （2） 测试套件架构以及自动化测试框架开发 （3） CPU 微架构特性测试 （多核一致性，SRAM 可靠性检查，di/dt 问题检测，IO 功能测试，最大功耗，频率测试等等） 5. 量产过程中，与产品工程、质量、客户工程团队协作，对于线上和产线有问题被客户退货的芯片，带领团队通过强化SLT测试，对芯片问题进行复现和定位，不断改进测试程序，提升覆盖率。"
● 负责SoC封装选型，评估封装的散热/成本/可靠性等指标。 ● 设计封装基板并进行电、磁、力等方面的仿真、评估。 ● 跟踪芯片测试进度、监督、改良芯片良率。
1. 从RTL创建和维护Emulation/FPGA模型，将芯片项目Porting到原型平台(Emulator和FPGA), 交付EMU DB/FPGA bitfile到原型验证团队 2. 为Emulation/FPGA场景创建独立的测试冒烟用例。 3. 在Emulation/FPGA平台上Bring up外部接口（例如，DDR，PCIe，USB, 以太网等）。 4. 与RTL设计团队、DV团队和软件团队合作，调试基础环境，硬件，软件中的测试用例. 5. 维护仿真系统，支持软件团队在仿真平台上的工作。
• 参与SoC低功耗架构方案制定，负责SoC电源域划分和控制、动态调压调频等设计实现。 • 参与全芯片时钟复位方案制定，负责时钟/复位相关IP交付。 • 使用功耗分析工具进行功耗建模/仿真。 • 熟悉UPF标准，具备复杂低功耗方案的UPF实现经验。 • 协同物理设计工程师进行SoC功耗/电源评估和优化工作。
1、根据芯片产品需求，负责封装方案选型及结构设计，熟悉FCCSP/FCBGA/CoWoS/InFO等封装形式，评估封装方案可行性; 2、负责封装热管理、热机械应力、多场耦合、翘曲等仿真工作; 3、与前端/后端团队协作完成IP选型可行性分析/floorplan优化，与后端团队迭代优化bump排布，设计PINMAP排布符合系统/硬件需求，负责基板layout 设计工作; 4、与供应商完成交付件和可制造性风险review，负责封装可靠性风险分析，针对芯片回片后失效问题进行根因定位并提出解决方案。
负责高性能CPU产品的SLT测试工作，负责验证测路制定、验证用例开发和量产过程中的问题定位。建立行业领先的SLT测试能力，确保量产CPU芯片在真实系统环境中达成数据中心级别的功能、性能和可靠性标准。直接面对提升产品质量、达成SLA，降低产线不良率和线上宕机率的核心挑战，对芯片的最终质量承担关键责任。主要工作职责包括： 1. 制定并领导执行CPU芯片的SLT测试整体策略，制定详细的SLT测试计划，包括测试内容、测试条件、通过标准和测试流程 2. 领导SLT测试方法学创新，持续提升测试覆盖率和测试效率 3. 参与SLT测试硬件平台的架构设计、开发 4. 领导SLT测试软件和测试向量的开发开发，包括： （1）BIOS/UEFI定制与优化 以及操作系统（Linux/Windows）镜像定制 （2） 测试套件架构以及自动化测试框架开发 （3） CPU 微架构特性测试 （多核一致性，SRAM 可靠性检查，di/dt 问题检测，IO 功能测试，最大功耗，频率测试等等） 5. 量产过程中，与产品工程、质量、客户工程团队协作，对于线上和产线有问题被客户退货的芯片，带领团队通过强化SLT测试，对芯片问题进行复现和定位，不断改进测试程序，提升覆盖率。
参与玄铁高性能处理器的指令集与编程模型定义和演进，作为市场/产品需求与微架构、软件生态之间的技术枢纽；负责玄铁指令集与编程模型管理平台的建设，并代表玄铁参与RISC-V国际基金会相关规范标准工作。 1. 负责玄铁指令集扩展定义。接收市场、产品与研发的功能与性能诉求，与微架构、编译器、内核、计算库等团队协同，参与制定指令和寄存器编码、语义、异常行为等编程模型，输出正式规范文档并推动内部评审、落地与迭代。 2. 负责玄铁编程模型管理平台建设。保证指令集变更以结构化、机器可读的方式沉淀到平台，驱动下游RTL生成、工具链集成、验证套件构建、规范文档生成与模拟器/参考模型的自动化更新。 3. 代表玄铁参与国际基金会相关规范标准工作。跟进上游标准与相关工作组的演进，把玄铁的技术需求提案化并推动被上游接纳；把上游产出高质量地回流到玄铁内部平台，保持双向对齐。 4. RISC-V生态跟踪与前瞻研究。持续跟踪RISC-V在向量、矩阵、虚拟化、安全、性能监测、机密计算等方向的新扩展动态；结合玄铁产品路线，主动提出新扩展的预研提案。
1. 参与Ethernet子系统的方案制定 2. 负责Ethernet子系统内IP集成、自研逻辑开发 3. 负责Ethernet子系统SDC约束与预综合交付，协助中后端团队实现PPA优化 4. 根据中后端反馈（时序、功耗、面积等瓶颈），优化前端微架构和设计 5. 与DV、原型验证团队协作, 负责Ethernet子系统的问题分析与定位
职位描述 • 参与芯片整体Floorplan、Partition、STA等方案制定。 • 负责芯片整体Partition划分及Harden代码的具体设计与实现。 • 负责芯片整体设计SDC约束与预综合交付，协助中后端团队实现PPA优化。 • 根据中后端反馈（时序、功耗、面积等瓶颈），指导前端微架构和设计修改。
1.与CPU设计者密切合作，进行关键时序路径的分析与逻辑电路优化； 2.前后端协同设计，持续提升CPU PPA性能指标； 3.CPU Core的物理设计与交付，达到产品指标要求； 4.CPU 集成实现工程师（中端）综合实现
1.与芯片Top物理设计、Package设计、PCB设计等同事协作，完成电源以及高速数字接口的仿真分析以及优化工作； 2.使用各种常用EDA工具抽取Silison、Package、PCB的电路模型，搭建电源完整性和信号完整性仿真测试平台，根据实测结果完善和优化仿真平台； 3.负责高速SerDes IO、DDRx/LPDDRx、UCIE等端到端的SI优化； 4.构建从Silicon、Package、PCB电源传输网络(PDN)模型，制定具体的PI指标分解，完成供电设计优化以及签核； 5.跟踪研究各种高速总线接口及供电设计从芯片到系统端的解决方案，并形成PKG/PCB设计指导；
1. 负责 RISC-V IOMMU IP 的架构定义、微架构设计及RTL实现，确保满足芯片对设备内存的管理需求，满足项目PPA 要求。 2. 深入理解并实现 RISC-V IOMMU 架构规范，支持多级页表地址转换及权限管理，支持虚拟化扩展。 3. 负责 IOMMU IP 与 SoC 系统的集成，处理与 CPU、DMA、NoC 及 DDR 控制器的交互，满足 SoC 架构需求。 4. 主导 IP 的低功耗设计策略，包括时钟门控、电源门控实现。
承担公司高性能CPU芯片产品首次从晶圆厂返回后的测试与启动以及系统压测工作。作为连接芯片设计、验证、软件和产品化团队的关键桥梁的技术负责人，领导团队在项目要求的时间内对芯片进行全面的功能、性能和可靠性评估，推动芯片从“首次点亮”到“可交付状态”的全过程。主要工作职责有： （1） 制定并主导CPU芯片回片测试的整体战略、测试计划和里程碑。 协调评估和搭建芯片回片测试所需的硬件平台和软件环境预估和管理回片测试阶段的资源需求、预算和时间线。 （3）协调设计，验证，工程等相关团队，组建并领导一支精干高效的回片测试团队。 （4）主导芯片的首次点亮过程，确保安全、有序。 领导回片后以下测试活动 （4.1）从基础连通性测试、电源管理测试、基础接口（I2C，UART，SPI）测试，到内核启动、高速接口（PCIe， DDR）调试、以及基础操作系统引导的全流程。 （4.2）关键指标（频率、功耗、温度）的初步测试，基础benchmark 性能摸底 （4.3）芯片各个子系统的压力测试。 （5）建立快速响应机制，对回片过程中发现的任何功能异常、性能不达标或稳定性问题进行根因分析。 （6）领导跨职能团队（设计、验证、DFT、封装、软件）进行联合调试和问题定位 （7）生成详尽的回片测试报告，为芯片设计团队提供改进反馈，为产品团队提供芯片质量评估。"
• 参与SoC安全架构方案制定，包括安全启动，安全隔离，安全调试等。 • 负责安全子系统架构定义，设计实现以及交付。 • 负责对称/非对称加解密算法及哈希算法的硬件优化与集成，并完成性能，安全性，功耗等关键指标的评估。 • 负责安全相关IP的RTL设计，完成LINT/CDC/预综合等前端设计检查与交付。 • 安全子系统的验证、时序收敛及硅后测试支持。
1. 主导车规芯片全生命周期功能安全工作，制定功能安全计划和安全架构，完成芯片或IP的HARA、DFMEA、FMEDA、FTA、DFA等安全分析，输出安全分析报告 2. 牵头硬件/软件功能安全机制设计与落地，确保产品满足目标ASIL等级要求 3. 主导功能安全审核（Safety Audit）和功能安全评估（Safety Assessment），确保开发过程符合标准要求 4. 对接第三方认证机构（如TÜV、SGS等），主导芯片功能安全认证与审核，完成功能安全交付 5. 维护公司功能安全流程体系，开展内部培训与流程优化
1. 构建和持续优化公司IPD流程体系和质量管理体系(含流程架构、流程文件、质量管理系统等) 2. 持续跟踪和分析IPD流程实施情况(包括IPD流程导入及落地评估、体系成熟度评估、符合性及有效性评估、项目执行改进等)，识别流程体系的瓶颈和改进点，提出有效的流程优化方案，并推动实施，提高流程适用性、效率和质量 3. 持续改进公司的质量管理体系，设计各类E2E过程及结果质量的数据度量统计模型，建立度量分析体系，根据分析结果进行持续改进 4. 负责组织和协调完成公司内外审等多种审核认证，推进纠正和预防措施的落地 5. 负责开展流程体系、质量活动、质量工具及方法等培训，持续提升组织的质量文化、质量意识、运作效率及质量运营能力 6. 负责规划和建设数字化运营体系，打造数字化运营平台，提供数字化运营能力，并使用数字化运营平台、工具、方法，开展问题识别、分析，提高发现问题、分析问题、解决问题的能力和效率
1. 全面负责CPU IP/芯片端到端质量管理工作，以客户需求为导向，制定E2E质量要求和质量计划，并确保实施符合要求； 2. 负责产品生命周期阶段的质量管控，并持续优化及完善流程或方法； 3. 负责建设与本领域相匹配的E2E流程和管理体系，并持续识别改进点，负责闭环改进； 4. 推动CPU IP/芯片各领域开发流程标准化，制定CPU IP/芯片研发质量管理方案，并有计划的推进、实施； 5. 组织并熟练使用各种质量工具和方法对质量问题进行根因分析、处理、改进、预防措施的制定和执行落地； 6. 提升全员质量意识和质量文化，持续提升组织的质量改进能力。
1. 负责CPU IP/芯片、解决方案等相关领域端到端质量管理工作，以客户需求为导向，制定E2E质量要求和质量计划，并确保实施符合要求； 2. 设计各类E2E过程及结果质量的数据度量统计模型，建立度量分析体系，负责质量数据的采集、治理、分析与应用，运用数据分析工具和方法，形成各类分析看板将数据转化为可操作的洞察，支持运营决策优化和管理效率提升； 3. 结合IPD业务流程体系框架，负责规划和构建端到端业务模块和数据链路的信息化平台，提供数字化运营能力，并使用数字化运营平台、工具、方法，开展问题识别、分析，提高发现问题、分析问题、解决问题的能力和效率 4. 负责质量信息化整体规划，收集整理业务需求及痛点、主导需求分析、管理项目进度，协调资源、功能落地及上线交付等相关工作，及信息化系统的运营管理，包括系统使用分析、问题改进、系统培训、功能宣传等
1. 负责Mesh总线在SOC级的系统验证: a. 负责制定验证策略，提取验证特性，完成验证计划； b. 负责搭建验证环境，创建并调试验证用例，收集并分析代码和功能覆盖率，完成网表级仿真； c. 负责与mesh总线IP团队的沟通交流，例如，验证环境的复用及验证场景的拉通，验证覆盖场景的互补等等； d. 负责验证Signoff工作，保证mesh总线的验证质量； f. 承担mesh总线在EMU平台上系统大压力和场景验证，例如，cache一致性，跨DIE等复杂压力场景的验证 2. 负责支持其他子系统对于mesh总线的依赖，保证总线环境的可复用性和可移植性； 3. 参与SOC系统级的性能分析；
1. 负责基础工艺IP（Foundation IP）设计与交付，包括Standard Cell、SRAM、IO及其他数模混合 IP（如CML、LDO、PVT Sensor等） 2. 深入理解并解读Foundry PDK、工艺规则与特性，与工艺厂保持紧密技术协作，分析并解决与工艺波动、可靠性（EM/IR-drop/Aging 等）相关的设计挑战 3. 针对产品目标与工艺特性进行定制化电路设计，优化 PPA（性能/功耗/面积）、工艺鲁棒性与可靠性指标，为高性能计算芯片提供定制化基础IP支撑 4. 负责IP工艺库开发与维护，包括 LIB、LEF、GDS、Verilog/Liberty 模型等，确保交付质量与一致性 5. 建立并执行严格的验证流程，包括SPICE仿真、DRC/LVS/ERC/PERC、跨PVT工艺角功能验证、可靠性验证，确保IP的功能正确性、时序完整性、物理可靠性与量产可行性 6. 输出完整的IP技术文档及使用指南，为SoC设计团队提供技术支持，保障IP的顺利集成
1. 负责CPU子系统级以及SOC级的系统验证: a. 负责制定验证策略，提取验证特性，完成验证计划； b. 负责搭建验证环境，创建并调试验证用例，收集并分析代码和功能覆盖率，完成网表级仿真； c. 负责从CPU IP环境移植随机指令发生器以及参考模型至soc环境，增强环境的随机和压力复杂度； d. 负责验证Signoff工作，保证CPU子系统的质量； f. 承担CPU子系统在EMU平台上系统大压力和场景验证； 2. 负责支持其他子系统对于CPU子系统的依赖，保证CPU子系统的可复用性和可移植性； 3. 参与SOC系统级的性能以及功耗分析；
● 负责 SoC芯片中MMU（内存管理单元）模块的微架构设计与RTL实现； ● 设计TLB管理、Page Table Walk、地址映射等机制，支撑高效虚拟内存访问； ● 支持软硬协同设计，参与Host-Device统一地址空间、Page Migration等功能开发； ● 负责MMU相关性能分析与优化 ● 推动MMU子系统从设计到验证、交付的完整流程。
1. 负责子系统级以及SOC级的IP集成验证: a. 负责制定验证策略，提取验证特性，完成验证计划； b. 负责搭建验证环境，创建并调试验证用例，收集并分析代码和功能覆盖率，完成网表级仿真； c. 负责验证Signoff工作，保证高速总线子系统的质量； d. 承担高速总线在EMU平台上系统大压力和场景验证，例如，跨DIE一致性，P2P, P2M等复杂压力场景的验证 2. 协同芯片设计工程师，共同完成debug工作；
• 参与SoC安全架构方案制定，包括安全启动，安全隔离，安全调试等。 • 负责安全子系统架构定义，设计实现以及交付。 • 负责对称/非对称加解密算法及哈希算法的硬件优化与集成，并完成性能，安全性，功耗等关键指标的评估。 • 负责安全相关IP的RTL设计，完成LINT/CDC/预综合等前端设计检查与交付。 • 安全子系统的验证、时序收敛及硅后测试支持。
作为芯片研发团队的项目经理，你将负责团队内部项目管理、跨部门协调及全流程执行，确保各方向的研发任务有序推进，资源高效利用，项目顺利交付。该岗位的具体职责包括： 1. 项目规划与进度管理 ○ 制定项目的详细计划，包括里程碑、关键节点、资源分配和时间表，确保团队成员任务清晰、目标明确。 ○ 跟踪项目执行情况，及时更新状态报告，推动项目在计划内高质量完成。 ○ 分析潜在风险，制定应对措施，确保项目进展的可控性与稳定性。 2. 内部协作与资源协调 ○ 在团队内部协调架构、前端、中后端、硬件、软件等方向的工作，确保团队内部信息畅通，资源合理分配。 ○ 推动各模块间的有效协作，解决技术依赖与交付冲突，保证工作流程顺畅。 ○ 组织定期项目会议，确保团队成员对项目目标、进展及问题保持一致理解。 ○ 跨部门沟通拉通资源，与合作团队密切协作，推动项目进展。 3. 项目文档与流程管理 ○ 负责项目相关文档的整理和归档，包括项目计划、会议纪要、问题清单和项目总结等。 ○ 优化团队内部的工作流程，推广并使用高效的项目管理工具，提高工作效率和透明度。 4. 质量控制与问题解决 ○ 参与设计评审、验证计划制定及测试结果分析等环节，推动项目各阶段的质量控制。 ○ 主导技术问题的协调解决，推动资源快速处理设计、验证及测试中的问题，确保项目目标不受影响。 5. 客户与供应商协作 ○ 与外部供应商、制造合作伙伴（如Foundry、OSAT等）保持良好沟通，确保项目需求被充分理解和响应。 ○ 对接客户需求，及时反馈和调整项目方向，确保产品符合客户期望。 6. 团队支持与文化建设 ○ 支持团队成员解决工作中遇到的协调性问题，保障资源供给和信息流通。 ○ 营造高效协作的工作氛围，激发团队成员潜能，提升整体执行力和技术积累。
1.负责RISC-V AI开源生态的规划与建设，推动RISC-V国际社区生态建设，联合国内共建RISC-V AI开源生态。 2.参与制定RISC-V Matrix扩展标准，推动其在行业中的落地与应用。 3.参与RISC-V Matrix加速引擎的架构建模与参考设计实现。 4.参与定义与优化RISC-V AI底层算子库，提升计算效率与易用性。
● 参加高性能RISCV IP的开发 ● 阅读相关的设计文档，理解设计需求并定义出测试计划 ● 搭建模块级和TOP级验证环境，产生测试向量 ● 参与构建处理器验证流程及验证环境； ● 执行测试计划，进行覆盖率分析 ● 定义，产生和分析各种验证指标 ● 执行门级仿真和emulation ● 关注主流验证技术发展，引入先进的验证技术和策略，提高验证的质量和效率。
