共 128 个在招岗位 · 阿里巴巴在成都的最新招聘信息
1. 根据市场动态及行业客户需求，制定并执行区域业务规划，确保快递网点、消费者、网络运营以及政府监管等多方利益的平衡，促进驿站业务的持续健康发展。 2. 整合公司内外资源，确保总部运营策略在所负责区域的有效实施与落地执行。 3. 负责监控区域站点和网点的日常运营情况，并及时处理异常问题，保障整体运营稳定。 4. 组建并领导本地化团队，致力于提升站点服务质量与用户体验，优化站点经营环境，增强站点的生存与发展能力。
● 带领团队完成AI加速PE核的实现。 ● 包括架构的研发，RTL 设计实现，集成等工作。 ● 协同物理设计工程师进行性能/功耗/面积评估和优化工作。 ● 协同验证工作师进行SoC验证工作。
1.负责高速模拟/混合信号IP的建模工作，包括但不限于PLL、DLL、CDR、SerDes、ADC/DAC、PHY等模块的行为级/结构级模型开发，支持前仿、后仿及数模混合仿真； 2.构建高精度、可配置、可重用的Behavior model和Leaf Model，用于系统级验证、性能评估和功耗分析，支持VCS/Xcelium等主流仿真工具； 3.实现关键物理效应建模，如温度漂移skew、电源噪声、工艺角变化、亚稳态、时钟抖动、非理想器件特性等，提升模型对真实芯片行为的逼近度； 4.与验证团队协作，提供自动化验证脚本、断言、覆盖率模型，支持UVM验证框架下的功能覆盖与场景生成； 5.参与建模规范制定与技术文档编写，推动建模流程标准化、自动化，提升团队整体建模效率与质量。
1. 布局布线模拟工程师所设计的电路。 2. 负责子模块版图或是顶层的集成工作。 3. 需协助模拟工程师优化版图设计，进行性能后仿真迭代。 4. 负责后仿的寄生抽取跟 Aging/EMIR/ESD等可靠性评估优化。
1. 熟悉memory外围电路的设计以及仿真验证方法。 2. 熟悉存储阵列电路包括行列译码电路、读写电路、灵敏放大器等电路。 3. 熟悉memory的版图布局，电源走线和顶层规划。 4. 熟悉DRAM工艺，并对封装和测试有一定的了解。 5. 熟悉关键电路优化，通过修改电路和版图来满足PPA需求。 6. 有参与项目开发量产的经验。 7. 好的沟通能力跟对工作的热情。
1、推动/实施经营单元设备的维修维保工作，针对核心设备设施进行维修保养，组织自检和稽核，并推动问题设备的及时维修 2、推动/实施经营单元资产全生命周期管理，通过管理要求提高资产验收率，建立资产新增、利旧、报废、变卖等标准，提高闲置资产利润和周转率 3、根据公司改造计划，对改造项目实施过程的资产准备、资源协调、落地及验收的全链路管理 4、制定及完善资产维保部相关管理制度及流程，搭建并迭代管理平台及工具 5、管理联营商和租赁商的进场施工、日常经营、撤场等各项管理工作（包括收账/能耗费用/租金水电等）
1、基于飞猪酒店业务，进行高星酒店业务拓展，保证所辖区域高星酒店覆盖率； 2、结合阿里生态&市场特性为高星酒店客户提供运营方案，帮助商家提升运营能力并驱动销量持续提升，与所辖区域商家并建立深度业务合作关系； 3、协同产品、运营团队，推动业务及项目落地，持续优化用户体验。
完成面向后端和工程的全流程网表交付，包括时钟方案设计，Floorplan设计，网表综合、Formality验证，STA时序分析，功耗分析。
1、具备CALL HIGH能力，能够跟伙伴操盘手进行云业务和AI对话，基于伙伴的现状引导伙伴持续在阿里云和AI上投入； 2、对全国总代伙伴销售进行常规的coach和项目review，进行客户分析、项目分析、T2伙伴分析，并协调公司相关资源解决问题，提升伙伴商机转化、业绩达成核T2伙伴拓展能力； 3、带领总代和区域核心T2合作伙伴制定业务目标，规划业务重点和资源投入计划等对存量客户和新兴赛道进行盘点和挖掘，并监督日常执行； 4、与T2伙伴和客户的关键人员建立长期的合作关系，提升客户满意度，并通过有效的资源整合和运作，推动实现客户的续签和Upsell； 5、协同内部团队构建和落地成功方法论。在内部建立跨组织关系，推动伙伴成功和项目的落地； 6、与伙伴负责人、业务团队负责人合作设计和制定销售策略、业绩提升路径、伙伴解决方案升级等 7、负责合作伙伴整体运营管理，包含经营分析、业务review、重点战役及事项管理、市场投放、活动策划等
1、负责带领10-20人+的电销业务团队，开拓并维护旅行社&景区方向的行业客户，建立与企业的深度合作关系，确保长效经营，推动公司旗下产品的广告营收，持续提升收入和广告份额占比； 2、分析团队销售数据，能够基于业务、战役等特点，进行排兵布阵，搭建健康的人才梯队并凝聚人心，打造一支能战的团队； 3、对公司的业务知识熟练掌握，敏锐捕捉业务特色及结合市场现状，持续研究总结销售策略和友商策略，整合行业解决方案，指导或帮助下属进行商务谈判； 4、协同产品、运营等内部团队，推动业务及项目落地，提升商家经营效率，持续优化用户体验；
1.任务设计与审核：评估标注评测任务的场景真实性、要求完备性与专业合理性，确保任务定义清晰可落地； 2.AI产出质量审核：对AI生成的报告、表格、代码、演示文稿等成果进行专业审校，校验结论准确性、数据可靠性与业务规范符合度，判定成果可用性； 3.AI执行过程审核：基于AI执行记录，评估其任务理解、方法选择、信息调用、步骤完整性及验证充分性，定位过程性缺陷与逻辑断点； 4.评价标准审核：审查评分标准的完整性、清晰度与可执行性，校验关键要求覆盖度，识别遗漏、冗余、过度拆分及权重失衡等问题； 5.问题标注与改进建议：对审核发现的问题精准归类、阐明判断依据，输出可执行的修改建议，驱动任务、成果及评价标准的持续迭代； 6.典型场景沉淀：从高质量任务中提炼真实用户需求、典型工作模式与评价思路，为任务体系建设和AI产品能力优化提供专业输入。
我们协助企业做AI转型和应用落地，倡导数字员工理念，让 Al Agent 作为数字员工真正融入企业组织-能被调度、会协作、懂业务、有记忆，从底层重构企业与 Al 协作的方式。我们构建了一套人机协同组织的基础设施：Agent 在这里被孵化、注册进组织、与真人自主组队协作，打造AI应用和自主进化的新范式。 1. 面向客户以AI coach身份提供创新的大模型AI应用方案，并进行落地验证，为客户提供面向AI应用落地的全栈技术支持。 2. 主导或参与客户的AI Agent（AI数字员工）技术栈设计，并基于阿里云系列AI平台产品进行工程搭建、算法调优和实施落地 3. 基于客户实际问题提供大模型技术支撑和优化，包含不限于模型后训练、应用指令和工程优化，并进行必要的AI应用落地开发，包括逻辑推理、生成创作、代码生成等 4. 针对客户日常大模型工具链提供技术支持，参与客户AI相关产品使用及模型调优
1. 负责美食行业大客户拓展工作和KA团队销售管理工作，根据业务要求完成业绩指标。 2. 了解行业，理解客户需求的基础上，能带领团队以商业化大客户新拓为主要目标，整合公司产品和服务，为客户提供商业化运营解决方案，并协同和推动落地，为客户交付满意的业务结果。 3. 能开拓并建立、维护大客户良好的客情关系，能独立与客户沟通推进合作，具备独立完成客户沟通、谈判和合同签订能力。 4. 具备市场敏锐性，洞察所在行业趋势，挖掘行业机会，推动现有客户解决方案和平台产品的优化。
1、伙伴规划和招募 • 识别所在区域/行业的目标伙伴群，招募高质量、高成长伙伴，制定BP/拓展计划 2、伙伴运营管理 • 基于区域市场特性及伙伴能力，明确伙伴业绩目标，对所负责伙伴的整体业绩、重点指标负责 • 与伙伴负责人、业务团队负责人合作设计和制定销售策略、业绩提升路径、伙伴解决方案升级等 • 推动合作伙伴投入相应资源以达成业务目标，包括人员投入、激励资源，市场资源（市场活动+拓新投入）等 • 负责合作伙伴整体运营管理，包含经营分析、业务review、重点战役及事项管理、市场投放、活动策划等 • 依据生态合作政策，有效进行生态品控/合规/信控管理，预防廉正等红线行为发生，提升业务安全性 3、伙伴销售赋能与项目落地 • 对合作伙伴销售进行常规的coach和项目review，进行客户分析、项目分析，并协调公司相关资源解决问题，提升伙伴商机转化和业绩达成能力 • 进行日常销售（包括电销、面销、售前）培训 • 带领和指导合作伙伴制定战略目标，规划业务重点和资源投入计划等对存量客户进行盘点和挖掘，并监督日常执行 4、客户跟进及项目管理 • 通过伙伴洞察客户需求，提供专业、及时的客户服务，帮助伙伴客户更好地使用阿里云产品和服务 • 与伙伴客户的关键人员建立长期的合作关系，提升客户满意度，并通过有效的资源整合和运作，推动实现客户的续签和Upsell • 与伙伴紧密沟通，快速响应伙伴客户问题和故障，协调内部资源以解决客户面临的问题 • 在AI、服务、运维、业务合作等多方面为伙伴客户提供体验升级 5、跨组织协作与影响力 • 协同内部团队（SA、TAM、伙伴运营等）构建和落地成功方法论。在内部建立跨组织关系，推动项目的落地 • 影响伙伴高层推动组织变革，构建成功案例证明合作伙伴赋能的商业价值
1、基于消费者洞察和消费决策树，寻找品类机会、输出品类策略，并进行品类管理； 2、供应商资源开发及管理：收集和分析供应商信息及采购市场趋势，落实供应商开发和供应商过程控制管理工作并制定有效的采购策略，建立稳定的供货渠道； 3、价格毛利管理：结合各类信息输入完成商品定价，不断优化毛利结构； 4、与线上运营、线下营运一起发起、参与、推动、落实生意计划； 5、采购流程的搭建与优化，监督其有效运作：组织制定和完善采购管理、库房管理、出入库管理各项管理制度，降低采购成本与采购周期；对业绩结果负责； 6、管理并辅导采购助理，负责团队的建设、选拔、配备、培训以及指导下属员工制定阶段性工作计划，并督促执行。
职位描述： 基于AI原生框架将业务场景转化为可投产的智能体应用，并对交付质量与上线效果负责。具体包括： 1. 场景落地与方案设计：深入理解客户业务（如智能问答、产品推荐、合规审核、智能外呼、研报撰写、智能办公等），完成智能体方案设计、意图树与知识库规划，将复杂业务流程映射为对应的的Skills与Tools。 2. AI Coding 驱动：熟练使用 Qoder等AI Coding工具，基于 Skill + Spec 规范生成可运行的Agent前后端代码；运用 SDD（规格驱动开发）进行Agent全生命周期交付，提升交付效率与代码质量。 3. 环境部署与框架适配：完成AI原生框架在私有化环境的容器化部署（K8s、Docker/docker-compose），对接 PostgreSQL+pgvector、Qdrant、Redis、MinIO 等中间件，并针对客户异构技术栈（网关、LLM 接口、监控体系等）完成鉴权改造与兼容性适配。 4. 效果调优：构建智能体评测体系，完成端到端性能评测（TTFT、TPOT、QPS）、上线切流与灰度。开展意图识别模型优化，跟踪并修复 badcase，将准确率等指标提升至上线标准；配置长短期记忆、用户画像、安全护栏与拒答兜底等能力。 5. 客户培训：面向客户团队开展框架开发和使用培训。 6. 项目协同：与售前 ASM、框架研发团队、客户业务及研发团队紧密配合，把控交付节奏、风险与合规边界，保障源码与能力的交付安全。
1、负责新建数据中心消防图纸审核工作，确保消防图纸满足法律法规要求； 2、负责新建数据中心消防系统建设全过程管理工作，严格监督施工单位依照规范及设计要求开展施工，在施工期间主动排查潜在问题，及时督促施工单位落实整改； 3、组织开展新建数据中心消防系统的测试和验证工作，确保系统在紧急情况下可精准启动、稳定运行并充分发挥灭火与防护作用； 4、负责数据中心消防系统的日常运维管理，对各消防系统进行巡检、维护、故障排查与维修，确保消防设备处于正常工作状态； 5、制定和完善消防管理制度、应急预案和消防3P文档，定期组织消防演练和消防培训，提高全体员工的消防安全意识和应急处置能力； 6、对接合作单位、行政物业，确保合作单位、行政物业的消防相关工作按照既定计划和标准落实到位，定期检查合作单位、行政物业的工作进度和质量，及时协调消防相关问题。
该职位负责高性能RISC-V CPU子系统外围模块的集成和测试点分解。具体职责包括： 1. 根据服务器CPU 调试场景，定义RISC-V Debug/Trace 特性和架构，并完成RTL集成和测试点分解 2. 根据服务器CPU中断处理的软/硬件场景，定义RISC-V AIA模块的特性和架构，并完成RTL集成和测试点分解 3. 根据服务器CPU内存管理的软/硬件场景，定义RISC-V IOMMU特性和架构，并完成RTL集成和测试点分解
- 设计模型分布式并行策略，对推理性能进行分析与优化，在给定硬件配置下找到最优部署方案 - 针对模型实现低精度量化方案，完成精度对齐，确保可在生产环境部署 - 协同框架、算子、运行时等相关团队，制定模型系统性部署方案，为最终模型交付质量负责 - 构建大模型Model Zoo，打造模型推理参考样例，优化模型评测标准和流程
1. 参与模拟IP和各类PHY系统设计工作，包括PCS，总线，流程状态机，测试逻辑，以及模拟控制逻辑的设计。 2. 参与RFID，PLL, DDR,HBM, SERDES等PHY系统设计和debug。 3. 参与设计模拟互联系统，内存系统，和chiplet系统的方案。
1、负责工厂质量管理体系落地执行，推进ISO22000/HACCP体系维护，推进FSSC22000体系搭建，落实各项质量目标、食品安全目标的达成； 2、牵头建立部门内原料验收、过程巡检、成品出厂检验标准化作业流程；牵头工厂虫害管控、清洁消毒计划、SSOP卫生规范的落地； 3、依据国标、总部要求、生产sop组织落实生产过程质量稽核，对人员卫生、工器具卫生、工艺参数、人员操作进行监督，推动现场质量改善； 4、负责客诉、市场抽检、监督检查问题的接收、原因调查，制定纠正预防措施，跟进闭环，输出整改报告； 5、负责检验设备、计量器具的校验、台账管理；负责现有产品及新产品对接制样和送检；对检测机构出具的报告进行检查，问题点对接进行修改及报告归档； 6、负责部门需求物资采购清单审核，申请及进度跟进； 7、负责工厂食品安全培训资料的收集、编写、修改等工作，完成培训需求； 8、各方检查配合品控经理做好资料准备，现场迎审及后续改善措施的落地验证工作； 9、负责相关法律、法规的收集、整理、培训工作； 10、完成上级交办的其他质量管理专项工作。
1、战略规划与目标达成：制定区域年度及阶段性业务规划，对区域内的营收规模负责，结合市场现状与友商动态，拆解并执行总部营销策略。 2、市场拓展与解决方案整合：带领团队实现辖区内医疗&教培商家的快速渗透，基于 LBS 场景特性，整合营销、广告等资源，打造可复制的行业标杆案例。 3、团队建设与人才梯队培养：建立精细化的销售过程管理体系，通过分析关键过程指标治理团队健康度，提升下属的商务谈判与方案策划，通过“替做到教做”提升团队作战能力，主导区域招聘，打造高执行力销售团队。 4、跨部门协同与流程优化：协同产品、运营等部门推动项目落地，参与制定并协调上级政策的本地化执行，优化区域内部管理流程。
As a member of the PD team, you will build the next generation networking SoC in advanced process. You will drive the backend flow through the entire RTL2GDS process including floor planning, P&R, timing, PI, and sign-offs. You will also conduct PPA optimization. You responsibilities include, but not limited to: * Build backend flow on state-of-the-art processing node * Create SPECs for PD sign-off * Work closely with architecture and design team to optimize PPA * Floor planning, design synthesis, equivalence checks, partitioning, IO assignment and IP integration, CTS and power grid, P&R , timing closure, power analysis etc. * Design and timing ECOs and sign-offs
1.根据不同工艺特点，解析不同工艺的pv 和apr实现要求 2.掌握APR 流程，梳理APR flow PV 问题 3.根据不同项目输出全芯片top PV 验证方案和dummy 方案 4.根据不同工艺特点，完成PV rule的配置，根据项目问题能够合理完成rule的拆分 5.完成全芯片PV 风险的释放和top pv signoff 6.完成全芯片ESD 方案的输出和集成的看护
1. 参与模拟IP和各类PHY系统的验证工作，包括但不限于VCS前仿，后仿，数模混合仿真，以及设计参考模型。 2. 参与RFID，PLL, DDR,HBM, SERDES等PHY系统的debug。 3. 总结数模混合系统的验证经验，设计自动化验证脚本和编写相关VIP。
In a fast-paced, leading-edge environment with endless possibilities of innovating and learning, you will be responsible for leading and defining timing signoff design methodologies of complex and world class chips/IPs. In this position, your responsibilities may include, but not be limited to: • Defining and implementing signoff methodology for all areas related to timing analysis, Circuit Quality, Extraction and noise glitch analysis； • Developing robust ASIC design and verification methodology to meet performance requirements including PVT corner definition for design convergence, clock uncertainty requirements, timing budgeting, repeater planning, automatic constraints/exceptions generation & management, and other key differentiating capabilities for quality & efficient timing closure； • Working closely with process technology team to understand process characteristics and setting appropriate design constraints to model on-chip variation effects, power-supply variation, process aging and other PV/Si miscorrelation effects in timing analysis flows； • Engaging closely with Design teams to understand the design & convergence challenges and derive methods to provide recipes with a focus on PPA & TAT optimizations； • Developing timing flows, understand design requirements/objectives and develop signoff conditions and milestone checklists appropriate with the design project goals. Work with 3rd party EDA vendors to resolve issues and drive improvements in design convergence and signoff； • Lead full chip timing signoff work, including SDC quality check, timing aware physical implementation guide, timing analysis and signoff.
As a member of the DFP (Design For Power) team you will be responsible for developing and defining low power implementation and EMIR signoff methodology of world class chips under most advanced tech node. Your responsibilities may include, but not be limited to: · Developing physical design flow which including the construction of power delivery network, building of multi-voltage and power gating design, power aware optimization etc. · Defining EMIR signoff methodology at block & chip level, including signoff corner, analysis condition, signoff target and criteria etc. Conducting hotspot/grid weakness study and providing improvement plan · Engaging closely with front-end power team on power estimation and fullchip power budgeting · Working closely with package/PISI team for system level IR convergence for all analog/digital domains and be the 'go-to' person for cross team deliverables · Driving low power design and verification closure by engaging with design/synthesis teams on optimizing chip power structure and power intent to manage physical design risks · Working with EDA vendors to resolve tool issues and drive improvements in design convergence and signoff · Leading full chip EMIR sign-off, monitor EMIR status and manage risks at each milestone to meet tapeout schedule · Driving silicon correlation with a continuous plan to optimize timing/EMIR signoff margin · Empowering physical design engineers to create industry leading chips by providing guidelines on PPA improvement plan from DFP perspective
In a fast-paced, leading-edge environment with endless possibilities of innovating and learning, you will be responsible for leading and defining timing signoff design methodologies of complex and world class chips/IPs. In this position, your responsibilities may include, but not be limited to: • Defining and implementing signoff methodology for all areas related to timing analysis, Circuit Quality, Extraction and noise glitch analysis； • Developing robust ASIC design and verification methodology to meet performance requirements including PVT corner definition for design convergence, clock uncertainty requirements, timing budgeting, repeater planning, automatic constraints/exceptions generation & management, and other key differentiating capabilities for quality & efficient timing closure； • Working closely with process technology team to understand process characteristics and setting appropriate design constraints to model on-chip variation effects, power-supply variation, process aging and other PV/Si miscorrelation effects in timing analysis flows； • Engaging closely with Design teams to understand the design & convergence challenges and derive methods to provide recipes with a focus on PPA & TAT optimizations； • Developing timing flows, understand design requirements/objectives and develop signoff conditions and milestone checklists appropriate with the design project goals. Work with 3rd party EDA vendors to resolve issues and drive improvements in design convergence and signoff； • Lead full chip timing signoff work, including SDC quality check, timing aware physical implementation guide, timing analysis and signoff.
1. 负责DDRPHY的驱动和算法开发。 2. 芯片测试脚本开发和调试。 3. 负责芯片相关工具软件的脚本开发
1. 负责DDRPHY的数字逻辑开发。 2. DDR等相关协议的分析和系统方案的设计。 3. 时序调节和training算法的设计。 4. DDR系统DFX功能的设计。
