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1、开发AI音乐底座大模型，全链路自研codec、llm、dit链路，负责文生音乐、音乐编辑可控创作算法，包括千万级数据清洗、模型研发与预训练、AI infra及性能优化等工作； 2、负责音乐生成大模型的Post-Training工作，搭建RLHF、SFT等后训练流水线，支持底座大模态的高效迭代；探索CoT、持久学习和动态偏好建模； 3、与AI产品经理和专业音乐人合作，推进AI音乐基础能力建设和AI音乐产品玩法创新； 4、负责公司人工智能科创领域前瞻性技术研究，跟踪AIGC/Agent方向技术，跟进业界SOTA模型并迅速产品化落地，给出解决方案。
岗位职责： 1.负责公司产品业务系统的全栈开发，涵盖前端交互、后端服务、大数据存储等，参与需求分析、架构设计、开发交付与迭代优化； 2.参与构建公司产品应用平台，包括平台功能开发、AI能力接入、Agent架构设计搭建等，实现端到端的应用落地； 3.跟踪AI与全栈技术的前沿发展，关注行业前沿动态，并结合业务场景进行落地实践。
岗位职责： 1.负责低空空管平台产品的设计与规划，根据低空经济发展需求和安全要求，协同客户科学划设不同类型的空域，制定空域使用规则和运行标准；定义产品的形态和功能，提升空域管理的智能化与精细化水平； 2.设计低空空域运行机制和空域使用流程，那阔空域动态管理和灵活使用机制，空域资源分配和调度机制等； 3.研究低空空域管理相关政策和法规，跟踪政策变化和趋势，为空域规划和管理提供政策指导。
岗位职责： 1.负责智算Agent系统的架构设计与开发，包括多Agent协作框架、任务规划与调度、工具调用与执行引擎等核心模块建设； 2.设计并实现Agent的记忆系统、推理链路和决策机制，提升Agent在复杂业务场景下的自主性与可靠性； 3.搭建Agent应用的评测与质量保障体系，建立系统性的效果评估、持续优化与性能、成本管控机制； 4.跟踪公司产品垂直领域及Agent技术前沿发展，结合业务需求进行技术预研与落地实践。
岗位职责： 1.负责端到端安全研究和开发工作； 2.负责最前沿的安全验证方法的跟踪和研究工作； 3.开展安全相关标准研制等相关工作。
岗位职责 1、落地城市渠道生态建设，优化属地渠道生态布局，提升渠道经营管理质量，聚焦B端运力的增长方向，通过策略运营、生命周期、渠道线下链接与管理等，助力城市运力增长； 2、负责城市内平台渠道合作商相关运营，包括合作商户拓展、业务赋能、考核管理、优胜劣汰等，确保合作商的覆盖率及质量； 3、做好合作商户管理，识别商户日常合作进展及问题，并出具相应解决方案； 4、业务赋能与问题诊断，帮助城市网约车业务发现项目问题，与城市其他职能共同参与解决，并归纳相应的方法论； 5、负责渠道商日常拜访与关系维护，建立良好的长期合作关系。
网络产品硬件测试专项测试活动交付执行者，负责黑盒硬件专项测试工作，包含但不限于如指标符合度测试、整机/装备稳定性测试、系统集成&自动化测试、专业试验&认证测试等专项，对执行结果负责。 1、负责至少一类硬件专项测试活动的测试计划达成，按时完成所分配的任务； 2、负责至少一类硬件专项测试活动的测试执行，精准理解测试设计意图，保障过程可信； 3、负责至少一类硬件专项测试活动的结果分析，保障高质量交付； 4、通过测试执行活动分析，持续优化测试设计。
职位描述： UI性能优化、内存优化、Gameplay逻辑优化 引擎逻辑、渲染等多领域性能诊断 针对Mobile（Android/iOS）平台的特性优化 开发自动化性能诊断工具链，支持CI/CD集成 建立性能A/B测试框架，定量评估优化效果 制定UI性能基线、监控体系，建立长期性能防劣化机制
职位描述 1.独立承担游戏内角色、商业化时装、武器道具等美术设计需求，精准把控设计品质与商业化审美，输出符合项目调性的高质量设计作品； 2.负责外包相关管理工作，包括外包需求对接、进度跟进、质量审核及反馈优化，确保外包交付成果符合项目标准，提升协作效率； 3.与策划、制作等相关部门保持紧密协作，精准理解需求、高效沟通对接，确保美术设计与项目玩法、叙事逻辑高度契合； 4.紧密配合主美，深度参与项目视觉风格搭建，主动输出具有创意性的设计想法，推动设计方案落地，为游戏打造独特且优质的视觉体验与商业化价值。
1 负责游戏相关测试的工具平台、自动化脚本等开发与接入工作； 2 能够主动挖掘提升游戏质量的工具需求，并能独立完成工具架构和模块设计、编码、测试、文档编写、使用推广等工作； 3 对于游戏重要代码进行review，有效辅助功能进行白盒测试； 4 负责组内测试用AI相关基建工作；
1、负责项目执行阶段的日常质量监控、规则答疑、申诉案例裁决等质控工作，确保项目执行尺度的一致性；针对内容治理和申诉中暴露的高频问题，分析根因并输出优化方案，推动规则迭代、SOP完善及标注质量的持续提升； 2、支持新规则上线前的试标工作，评估规则可执行性、标注难度与人均产能，为项目排期和人力配置提供数据支撑； 3、负责队列质量保障方案制定，了解各用工模式特点与不同内容治理策略的差异，结合项目场景及时调整质量保障方案，并支持方案落地； 4、支持业务上游的标签申诉复议场景裁决工作，评估标签变更合理性，协助业务方持续提升内容标签体系的模型打标质量。
团队介绍：飞书商业化团队（Go to Market）负责将飞书先进产品和服务全面推向中国和国际市场，通过制定精准的业务战略，进行破圈的市场营销，深入理解不同行业的趋势和特点，传递飞书的理念和价值给不同行业的企业客户并达成业务合作，帮助客户加强使用深度和广度，最终让飞书成为各行各业先进企业的首选、持续助力企业组织升级。目前已在中国、新加坡、美国、日本等国家和地区建立了商业化团队，开启了为全球各行各业组织和个人提升创造力和效率的历程。 1、赋能内容建设：负责业务赋能内容的整体规划与深度生产，打造高质量的AI赋能课程、SOP/Playbook、案例库及知识库，确保产出具备较高的可操作性； 2、经验萃取与AI提效：深入业务一线萃取专家隐性经验，同时借助AI工具提升内容生产与萃取效率，将复杂业务方法论转化为结构化资产； 3、内容产品化与体系搭建：围绕关键岗位设计学习路径与认证标准，推动AI工具落地使用、业务提效实践等专项赋能项目的落地； 4、内容运营与持续迭代：建立内容反馈与优化机制，基于学员调取数据、使用反馈及业务指标，持续迭代课程与知识资产，提升实际采用率。
1.负责支撑开展数据运营管理，聚焦各类业务场景与数据分析深度融合，开展业务指标维护与数据挖掘，通过数据驱动重点攻关方向。 2.基于热线、APP等各触点用户行为数据，设计完整的数据监测体系，建立客户行为与产品关联模型，识别高价值触点及转化瓶颈，提出触点优化策略。 3.熟悉了解业务，提供周期数据分析结论，对市场、运营等提供数据分析计划，为发展决策提供支持。 4.构建用户画像标签体系（如兴趣偏好、消费能力、触达敏感度等），支撑精准营销场景，通过数据挖掘，用户画像等技术提升各渠道触点转化，带来业务的实际提升增长。 5.其他与客户体验感知和生产经营相关的分析支撑工作。
1. 负责呼叫系统及各类产品的需求调研与分析，挖掘、梳理并确认业务需求，输出需求文档及原型。 2. 负责根据业务需求完成系统设计与技术方案，并组织代码开发，确保功能按期高质量交付。 3. 负责代码检查、评审与优化，提升产品易用性、性能与可维护性。 4. 负责跟踪需求落地全过程，协调开发、测试、运维资源，协助完成测试，确保产品质量与稳定。
1.负责传输、路由、访问策略的规划与管理。 2.负责网络设备（交换机、路由器、防火墙）配置、维护与优化。 3.组织网络安全加固、暴露面资产监测、漏洞扫描与渗透测试。 4.负责重大活动网络安全保障及应急响应处置。
1.法律合规风险防控。 • 识别、评估和应对经营管理中的法律和合规风险（尤其是出口管制和经济制裁风险）； • 对制度、流程进行法律审核，规避潜在法律风险； • 组织开展法律、合规培训； 2.法律事务处理。 • 处理各类诉讼、仲裁、争议等法律事务； • 提供日常法律咨询，出具法律意见，拟写法律文件； • 配合外部法律顾问，为重大项目提供法律论证和保障； 3.合同管理。 • 提升公司合同管理； • 参与合同评审，制定合同范本； 4.完成领导和上级公司交办的其他任务。
1、掌握和研究所在区域政府行业管理思路和行业政策动态，分析对本地业务发展的影响，给予业务发展前瞻性建议 ； 2、有政府G端工作经历和资源，结合平台网约车业务健康发展，能够进行资源整合与政府进行对话合作； 3、维护并拓展区域主管部门和出行行业协会相关政企资源，搭建沟通渠道，通达信息互动，形成良好合作关系； 4、熟悉公司和各项业务情况，向政府相关部门及时汇报企业发展情况，传播企业理念和美誉度； 5、对业务增长和降本增效及安全稳定相关指标负责，为业务发展保驾护航。
完成端到端AI解决方案的开发和交付，包括AI框架，底层驱动，高性能算子，图编译器等方向： 1、参与芯片底层驱动的开发，方案设计和交付，完成AI多任务调度，Firmware开发，kernel驱动等； 2、参与高性能算子的开发，基于自定义指令集开发高性能算子； 3、参与AI推理框架的开发，方案设计，完成量化，图转换等工具链的开发以及图优化； 4、参与AI 图编译器的开发，方案设计，基于自定义指令集完成图编译器的开发和交付，完成opfusion，图融合，片上内存分配，指令调度等； 5、参与AI模型的性能优化，功耗优化； 6、参与自研芯片的FPGA、EMU验证。
1、战略规划与目标达成：制定区域年度及阶段性业务规划，对区域内的营收规模负责，结合市场现状与友商动态，拆解并执行总部营销策略。 2、市场拓展与解决方案整合：带领团队实现辖区内医疗&教培商家的快速渗透，基于 LBS 场景特性，整合营销、广告等资源，打造可复制的行业标杆案例。 3、团队建设与人才梯队培养：建立精细化的销售过程管理体系，通过分析关键过程指标治理团队健康度，提升下属的商务谈判与方案策划，通过“替做到教做”提升团队作战能力，主导区域招聘，打造高执行力销售团队。 4、跨部门协同与流程优化：协同产品、运营等部门推动项目落地，参与制定并协调上级政策的本地化执行，优化区域内部管理流程。
As a member of the PD team, you will build the next generation networking SoC in advanced process. You will drive the backend flow through the entire RTL2GDS process including floor planning, P&R, timing, PI, and sign-offs. You will also conduct PPA optimization. You responsibilities include, but not limited to: * Build backend flow on state-of-the-art processing node * Create SPECs for PD sign-off * Work closely with architecture and design team to optimize PPA * Floor planning, design synthesis, equivalence checks, partitioning, IO assignment and IP integration, CTS and power grid, P&R , timing closure, power analysis etc. * Design and timing ECOs and sign-offs
1.根据不同工艺特点，解析不同工艺的pv 和apr实现要求 2.掌握APR 流程，梳理APR flow PV 问题 3.根据不同项目输出全芯片top PV 验证方案和dummy 方案 4.根据不同工艺特点，完成PV rule的配置，根据项目问题能够合理完成rule的拆分 5.完成全芯片PV 风险的释放和top pv signoff 6.完成全芯片ESD 方案的输出和集成的看护
1. 参与模拟IP和各类PHY系统的验证工作，包括但不限于VCS前仿，后仿，数模混合仿真，以及设计参考模型。 2. 参与RFID，PLL, DDR,HBM, SERDES等PHY系统的debug。 3. 总结数模混合系统的验证经验，设计自动化验证脚本和编写相关VIP。
In a fast-paced, leading-edge environment with endless possibilities of innovating and learning, you will be responsible for leading and defining timing signoff design methodologies of complex and world class chips/IPs. In this position, your responsibilities may include, but not be limited to: • Defining and implementing signoff methodology for all areas related to timing analysis, Circuit Quality, Extraction and noise glitch analysis； • Developing robust ASIC design and verification methodology to meet performance requirements including PVT corner definition for design convergence, clock uncertainty requirements, timing budgeting, repeater planning, automatic constraints/exceptions generation & management, and other key differentiating capabilities for quality & efficient timing closure； • Working closely with process technology team to understand process characteristics and setting appropriate design constraints to model on-chip variation effects, power-supply variation, process aging and other PV/Si miscorrelation effects in timing analysis flows； • Engaging closely with Design teams to understand the design & convergence challenges and derive methods to provide recipes with a focus on PPA & TAT optimizations； • Developing timing flows, understand design requirements/objectives and develop signoff conditions and milestone checklists appropriate with the design project goals. Work with 3rd party EDA vendors to resolve issues and drive improvements in design convergence and signoff； • Lead full chip timing signoff work, including SDC quality check, timing aware physical implementation guide, timing analysis and signoff.
As a member of the DFP (Design For Power) team you will be responsible for developing and defining low power implementation and EMIR signoff methodology of world class chips under most advanced tech node. Your responsibilities may include, but not be limited to: · Developing physical design flow which including the construction of power delivery network, building of multi-voltage and power gating design, power aware optimization etc. · Defining EMIR signoff methodology at block & chip level, including signoff corner, analysis condition, signoff target and criteria etc. Conducting hotspot/grid weakness study and providing improvement plan · Engaging closely with front-end power team on power estimation and fullchip power budgeting · Working closely with package/PISI team for system level IR convergence for all analog/digital domains and be the 'go-to' person for cross team deliverables · Driving low power design and verification closure by engaging with design/synthesis teams on optimizing chip power structure and power intent to manage physical design risks · Working with EDA vendors to resolve tool issues and drive improvements in design convergence and signoff · Leading full chip EMIR sign-off, monitor EMIR status and manage risks at each milestone to meet tapeout schedule · Driving silicon correlation with a continuous plan to optimize timing/EMIR signoff margin · Empowering physical design engineers to create industry leading chips by providing guidelines on PPA improvement plan from DFP perspective
In a fast-paced, leading-edge environment with endless possibilities of innovating and learning, you will be responsible for leading and defining timing signoff design methodologies of complex and world class chips/IPs. In this position, your responsibilities may include, but not be limited to: • Defining and implementing signoff methodology for all areas related to timing analysis, Circuit Quality, Extraction and noise glitch analysis； • Developing robust ASIC design and verification methodology to meet performance requirements including PVT corner definition for design convergence, clock uncertainty requirements, timing budgeting, repeater planning, automatic constraints/exceptions generation & management, and other key differentiating capabilities for quality & efficient timing closure； • Working closely with process technology team to understand process characteristics and setting appropriate design constraints to model on-chip variation effects, power-supply variation, process aging and other PV/Si miscorrelation effects in timing analysis flows； • Engaging closely with Design teams to understand the design & convergence challenges and derive methods to provide recipes with a focus on PPA & TAT optimizations； • Developing timing flows, understand design requirements/objectives and develop signoff conditions and milestone checklists appropriate with the design project goals. Work with 3rd party EDA vendors to resolve issues and drive improvements in design convergence and signoff； • Lead full chip timing signoff work, including SDC quality check, timing aware physical implementation guide, timing analysis and signoff.
1. 负责DDRPHY的驱动和算法开发。 2. 芯片测试脚本开发和调试。 3. 负责芯片相关工具软件的脚本开发
1. 负责DDRPHY的数字逻辑开发。 2. DDR等相关协议的分析和系统方案的设计。 3. 时序调节和training算法的设计。 4. DDR系统DFX功能的设计。
